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楼主: terry_1222

AMD果然牛叉，RYZEN AI MAX+395最强CPU与集显牛啊！

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发表于 2025-2-22 20:24:22| 字数 103| - 中国–浙江–杭州 移动 | 显示全部楼层
QUOTE:
jsntrgsy 发表于 2025-2-22 20:22
不是
老黄定制了TSMC 7N 4N
而AMD的份额不足以定制制程 只能定制封装

我看了白皮书，确实是定制的4N，请问这个定制4N和N4还有N4p什么关系？
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发表于 2025-2-22 20:25:23| 字数 138| - 中国–香港 电讯盈科有限公司 | 显示全部楼层
QUOTE:
whusnoopy 发表于 2025-2-22 20:15
仅仅是说运行 70b 模型的话，64G 内存的 MacBook Pro 是可以跑的，官网售价 3w+，如果不在乎发票问题，淘 ...

70b 需要128G 内存，加上apple care+ 就要4万多了，64G 只能跑起来，但没有实用价值。
工作机: MBP 14 2023,  X1E G5, MBA M1, SurfaceGo2LTE, X1C 2021
VM: VM*,E15 G2(40G内存 2TB)
陈列/备用：W540, X1C 2017和2018, Surface Pro 5,T430s,X230, X61
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发表于 2025-2-22 20:25:25| 字数 104| - 中国–浙江–杭州 移动 | 显示全部楼层
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jsntrgsy 发表于 2025-2-22 20:22
不是
老黄定制了TSMC 7N 4N
而AMD的份额不足以定制制程 只能定制封装

我以为老黄的4N，和苹果的N4是一回事，按说苹果的量更大，为什么苹果不定制？
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发表于 2025-2-22 20:26:06| 字数 124| - 亚太地区 | 显示全部楼层
QUOTE:
sss668800 发表于 2025-2-22 20:20
4N和N4不是一个意思吗？

补一个
摊面积 你可以看看AMD的GPU RX 7800XT
Navi 32核心 由1颗GCD（图形处理单元 N5 200mm2）加4颗MCD（缓存 N6 150mm2）封装MCM
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发表于 2025-2-22 20:30:59| 字数 56| - 亚太地区 | 显示全部楼层
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sss668800 发表于 2025-2-22 20:23
SRAM才是高度重复吧

建议研究下SRAM读写阵列
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发表于 2025-2-22 20:33:02| 字数 145| - 北美地区 | 显示全部楼层
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sss668800 发表于 2025-2-22 20:25
我以为老黄的4N，和苹果的N4是一回事，按说苹果的量更大，为什么苹果不定制？ ...

因为N4 本身就是apple推动量产的啊
TSMC 的先进制程但是apple第一推动力催化成熟的
但是EUV的第一个量产版本是华为订单推动商用的（制裁 无
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发表于 2025-2-22 20:33:15| 字数 175| - 中国–浙江–杭州 移动 | 显示全部楼层
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jsntrgsy 发表于 2025-2-22 20:26
补一个
摊面积 你可以看看AMD的GPU RX 7800XT
Navi 32核心 由1颗GCD（图形处理单元 N5 200mm2）加4颗MCD ...

嗯，只能说AMD和NVIDIA找TSMC代工的成本不一样，说到底还是能卖多少的问题，

AMD只能卖给打游戏的，而NVIDIA除了游戏，还能卖给数据中心和工作站。
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发表于 2025-2-22 20:34:46| 字数 106| - 北美地区 | 显示全部楼层
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sss668800 发表于 2025-2-22 20:24
我看了白皮书，确实是定制的4N，请问这个定制4N和N4还有N4p什么关系？

N4是N5的低成本化+微缩版本
4N是N5的再低成本版本（密度就不谈了 还倒退
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发表于 2025-2-22 20:35:25| 字数 77| - 中国–浙江–杭州 移动 | 显示全部楼层
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jsntrgsy 发表于 2025-2-22 20:30
建议研究下SRAM读写阵列

我知道SRAM原理，但是同样造100mm2的成本，这个就不知道了。
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发表于 2025-2-22 20:37:40| 字数 118| - 中国–浙江–杭州 移动 | 显示全部楼层
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jsntrgsy 发表于 2025-2-22 20:34
N4是N5的低成本化+微缩版本
4N是N5的再低成本版本（密度就不谈了 还倒退

4N没有微缩啊？N4相比N5提升并不大，按你的说法，岂不是4N相比N5还倒退了？那就是纯粹老黄省钱了
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发表于 2025-2-22 20:40:09| 字数 135| - 北美地区 | 显示全部楼层
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sss668800 发表于 2025-2-22 20:35
我知道SRAM原理，但是同样造100mm2的成本，这个就不知道了。

不是原理问题
SRAM是阵列读写的
决定了要密度，那么阵列块就很大 损坏屏蔽就很不合算
阵列块做小 损毁屏蔽就合算 但是密度下来了， 做大容量就要更大面积
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发表于 2025-2-22 20:43:21| 字数 140| - 中国–浙江–杭州 移动 | 显示全部楼层
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jsntrgsy 发表于 2025-2-22 20:40
不是原理问题
SRAM是阵列读写的
决定了要密度，那么阵列块就很大 损坏屏蔽就很不合算

那内存和SSD也是阵列读写啊，没听说内存和SSD因为屏蔽坏快而导致成本高啊


成本是良品率的问题，你良品率99%，那剩下一块直接扔了都无所谓。
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发表于 2025-2-22 20:44:36| 字数 128| - 中国–浙江–杭州 移动 | 显示全部楼层
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jsntrgsy 发表于 2025-2-22 20:40
不是原理问题
SRAM是阵列读写的
决定了要密度，那么阵列块就很大 损坏屏蔽就很不合算

同样的D0，假设N4工艺的D0是0.1，SRAM相比GPU而言更容易控制D0位置，导致良品率远远高于GPU和CPU
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发表于 2025-2-22 20:44:48| 字数 80| - 亚太地区 | 显示全部楼层
QUOTE:
sss668800 发表于 2025-2-22 20:35
我知道SRAM原理，但是同样造100mm2的成本，这个就不知道了。

再补个图说明
用最新的18A举例




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发表于 2025-2-22 20:46:21| 字数 115| - 亚太地区 | 显示全部楼层
QUOTE:
sss668800 发表于 2025-2-22 20:44
同样的D0，假设N4工艺的D0是0.1，SRAM相比GPU而言更容易控制D0位置，导致良品率远远高于GPU和CPU ...

与D0没关系
也没有SRAM良率远高于逻辑的说法
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发表于 2025-2-22 20:48:15| 字数 106| - 北美地区 | 显示全部楼层
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sss668800 发表于 2025-2-22 20:43
那内存和SSD也是阵列读写啊，没听说内存和SSD因为屏蔽坏快而导致成本高啊

良率不等于D0 也不是你理解的这样子的
SRAM与DRAM NAND是不同的东西
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发表于 2025-2-22 20:50:07| 字数 103| - 中国–浙江–杭州 移动 | 显示全部楼层
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jsntrgsy 发表于 2025-2-22 20:46
与D0没关系
也没有SRAM良率远高于逻辑的说法

有的，我看别人计算过：
https://zhuanlan.zhihu.com/p/707730009
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发表于 2025-2-22 20:51:46| 字数 208| - 北美地区 | 显示全部楼层
QUOTE:
sss668800 发表于 2025-2-22 20:50
有的，我看别人计算过：
https://zhuanlan.zhihu.com/p/707730009

defect density（D0）的指标，表示一个layer的每平方厘米（或者每平方inch）的故障数
SoC有Chip size（A），层数（Llayer），关键层数（Ncritical），设计复杂度factor（K）等参数

所以你们看的科普本身就啥图一乐呵
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发表于 2025-2-22 20:52:00| 字数 116| - 中国–浙江–杭州 移动 | 显示全部楼层
QUOTE:
jsntrgsy 发表于 2025-2-22 20:48
良率不等于D0 也不是你理解的这样子的
SRAM与DRAM NAND是不同的东西

我当然知道良率不等于D0，我也知道从D0计算良率

我当然知道SRAM与DRAM NAND是不同的东西
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发表于 2025-2-22 20:54:27| 字数 176| - 北美地区 | 显示全部楼层
QUOTE:
sss668800 发表于 2025-2-22 20:52
我当然知道良率不等于D0，我也知道从D0计算良率

我当然知道SRAM与DRAM NAND是不同的东西 ...

知道从D0计算良率？
请问你用的哪一个经验模型？
Poisson Model、Murphy's Model、Rectangular Model、Moore's Model、Seeds Model？？？
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发表于 2025-2-22 20:54:35| 字数 168| - 中国–浙江–杭州 移动 | 显示全部楼层
QUOTE:
jsntrgsy 发表于 2025-2-22 20:51
defect density（D0）的指标，表示一个layer的每平方厘米（或者每平方inch）的故障数
SoC有Chip size（A ...

你如果有计算更准确的公式，可以给出来看看从D0计算SRAM和GPU逻辑电路的公式。

这些东西本来就只能推测，大厂里面掌握数据的人也寥寥无几。
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发表于 2025-2-22 20:57:07| 字数 87| - 北美地区 | 显示全部楼层
QUOTE:
sss668800 发表于 2025-2-22 20:54
你如果有计算更准确的公式，可以给出来看看从D0计算SRAM和GPU逻辑电路的公式。

这些东西本来就只能推测 ...


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jsntrgsy 发表于 2025-2-22 20:54
知道从D0计算良率？
请问你用的哪一个经验模型？
Poisson Model、Murphy's Model、Rectangular Model、Mo ...

我的意思是我知道有模型能从D0计算良率，不然人家怎么算的910B良率
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jsntrgsy 发表于 2025-2-22 20:54
知道从D0计算良率？
请问你用的哪一个经验模型？
Poisson Model、Murphy's Model、Rectangular Model、Mo ...

我收藏的网页里面，用的是第二个Murphy's Model：
https://isine.com/resources/die-yield-calculator/

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sss668800 发表于 2025-2-22 20:57
我的意思是我知道有模型能从D0计算良率，不然人家怎么算的910B良率

因为你看的那个本来就是图一乐呵的
英创力的DPW计算器是基于Murphy's 产出模型
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jsntrgsy 发表于 2025-2-22 20:57

你这个是Murphy's Model？
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jsntrgsy 发表于 2025-2-22 20:59
因为你看的那个本来就是图一乐呵的
英创力的DPW计算器是基于Murphy's 产出模型
...

我没看懂，你说的图一乐呵，指的是知乎里面 计算的，还是Murphy's Model？
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sss668800 发表于 2025-2-22 21:01
我没看懂，你说的图一乐呵，指的是知乎里面 计算的，还是Murphy's Model？

两个都是乐呵级别

几乎所有的媒体公开对外的半导体分析机构的报告都是半吊子
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jsntrgsy 发表于 2025-2-22 21:03
两个都是乐呵级别

几乎所有的媒体公开对外的半导体分析机构的报告都是半吊子

你是半导体从业者嘛，我的意思是，如果你有更精确的公式，哪怕有发过论文，给我看一下也好啊

我不是半导体从业者，也只能从网上找一些资料看看，NVIDIA或者台积电又不可能把内部资料发给我
T420s(4173-PP6);
P51s I7+8g*2
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jsntrgsy

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发表于 2025-2-22 21:11:36| 字数 107| - 北美地区 | 显示全部楼层
QUOTE:
sss668800 发表于 2025-2-22 21:06
你是半导体从业者嘛，我的意思是，如果你有更精确的公式，哪怕有发过论文，给我看一下也好啊

我不是半导 ...

Fab 对应制程的PDK会自动给出PRQ之后的数据
Intel SeniorEngineer
→Microsoft Azure SeniorPM1
→Intel PrincipalManager(DEG_TA)
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